imec首次展示CFET晶体管，将在0.7nm A7节点引入

比利时微电子研究中心（imec）6月18日公布，该机构在2024年IEEE超大规模集成电路技术研讨会（2024 VLSI）上，首次展示具有堆叠底部和顶部源极/漏极电功能的CMOS CFET互补场效应晶体管元件。虽然这一成果的实现是在两个触点都利用正面光刻技术获得，但imec还展示了将底部触点转移至晶圆背面的可能性——这样可将顶部元件的覆盖率从11%提升至79%。

imec逻辑芯片技术路线图显示，未来将在A7节点（0.7nm）引入CFET晶体管技术。如果辅以先进的布线技术，CFET有望在不降低性能的情况下，将标准单元走线高度从5T降低至4T甚至更低。在集成nMOS和pMOS垂直堆叠结构的不同方法中，单片集成被认为是与现有纳米片工艺流程相比，破坏性最小的方法。

imec首次展示的具有顶部和底部堆叠触点的功能性单片CMOS CFET器件，栅极长度为18nm，栅极间距为60nm，n型半导体和p型半导体之间的垂直间隔为50nm。测试晶圆上的nFET和pFET使用一个公共栅极，顶部和底部触点从正面连接。

这一工艺流程包括两个CFET特定模块：中间电介质隔离（MDI），以及堆叠的底部、顶部相互接触。

根据官方介绍，MDI是imec首创的模块结构，用于隔离顶部和底部的栅极，并区分n和p型半导体的阈值电压。MDI基于修改的CFET“有源”多层硅/硅锗叠层，并且允许内部隔离物共同集成——这是一种将栅极与源极/漏极隔离的纳米片功能。

第二个关键模块结构是，堆叠源极/漏极底部和顶部的触点，这需要通过电介质来垂直隔离，关键工艺是底部触点的金属填充和回蚀，以及随后步骤的电介质填充和回蚀——所有这一切都在与MDI叠层相同的狭小空间内完成。

imec负责人表示，开发基于正面开始加工的底部接触结构时，遇到了很多挑战，可能影响底部接触电阻，并限制顶部器件工艺窗口。在2024年VLSI上，该机构表明，尽管仍使用晶圆键合和减薄等额外工艺，这一设计是可行的，这使得晶圆背面底部接触结构成为对业界来说具有强大吸引力的选择。目前，该机构正在持续进行研究，以确定最佳的触点布线方法。

（校对/张杰）